На протяжении многих лет разработка и последующая физическая верификация аналоговых блоков предполагает нехитрый набор действий:
- Создание топологии (импорт данных Schematic view, чтение SDL) с набором полигонов, объектов, pcells и блоков.
- Разводка соединений вручную или с помощью Place&Router программ.
- Прогон DRC&LVS
- Исправление найденных ошибок в топологии
Проблема есть и в том, что человеческий мозг не в состоянии запомнить все ограничения, а многократный перезапуск DRC после каждого изменения в топологии намного увеличит время разработки. Вот как выглядит эволюция DRC проверок за последние несколько лет:
Компании-разработчику приходится делать выбор:
- Добиваться чистого DRC&LVS, но не заниматься доводкой проекта.
- Оптимизировать топологию, за счет увеличения времени разработки
- Нанимать больше людей для работы над проектом (покупать больше лицензий).
Calibre (продукт для физической верификации от компании Mentor Graphics) предлагает решение, смысл которого сводится к интерактивной работе DRC и базы данных для хранения топологии (например, Open Access от компании Cadence). В этом случае при попадании курсора мышки на объект с DRC нарушением он выделяется и дополнительная текстовая информации подсвечивается на экране. Дизайнер же сразу заметив и исправив ошибку, возможно, не сделает ее в будущем. Благодаря мгновенному отклику этот способ ускорит процесс разработки. При этом будет учитываться полный набор DRC рулов, что гарантирует такое же высокое качество, что и при стандартном способе проектирования. Как это выглядит показано ниже на картинке:
Предполагается, что наиболее эффективно это техника будет работать на малых блоках (до 1К транзисторов). На очередной конференции DAC, которая состоится этим летом Mentor планирует представить этот продукт интегрированный в платформу IC Station. Первыми, кто сможет опробовать возможности RealTime будут обладатели Laker (аналог virtuoso) от компании Spring Soft. Корейцы рулят!
Первоисточник здесь.
А вот от себя хочется добавить, что идея-то не нова. Еще Diva (один из первых продуктов для физической верификации от компании Cadence) умел вытворять подобные штуки. Причем были доступны 2 режима: в первом дизайнер просто не может нарисовать что-либо, если оно нарушает DRC. Во втором же, программа лишь указывала, где возникают нарушения, но не вмешивалась. После обсуждения с дизайнерами я пришел к выводу, что, по крайней мере на технологиях до 45нм (дальше мало кто имеет реальные проекты) эта техника особо не востребована. Причины следующие:
1. Приборы дизайнеры не рисуют, для этого есть PDK и pcells, так что остается лишь их расставить и развести.
2. Дизайнеру достаточно двух недель, чтобы усвоить основные DRC рулы.
3. А вот ворох дополнительной информации (в худшем случае дополненный падением производительности) им явно не по вкусу. Особенно в случае нарушения комплексных рулов, когда ошибки будут устранены автоматически на законченном фрагменте топологии.
А вот от себя хочется добавить, что идея-то не нова. Еще Diva (один из первых продуктов для физической верификации от компании Cadence) умел вытворять подобные штуки. Причем были доступны 2 режима: в первом дизайнер просто не может нарисовать что-либо, если оно нарушает DRC. Во втором же, программа лишь указывала, где возникают нарушения, но не вмешивалась. После обсуждения с дизайнерами я пришел к выводу, что, по крайней мере на технологиях до 45нм (дальше мало кто имеет реальные проекты) эта техника особо не востребована. Причины следующие:
1. Приборы дизайнеры не рисуют, для этого есть PDK и pcells, так что остается лишь их расставить и развести.
2. Дизайнеру достаточно двух недель, чтобы усвоить основные DRC рулы.
3. А вот ворох дополнительной информации (в худшем случае дополненный падением производительности) им явно не по вкусу. Особенно в случае нарушения комплексных рулов, когда ошибки будут устранены автоматически на законченном фрагменте топологии.
